Ki jan yo rezoud pwoblèm yo tèmik nan anbalaj chip

  Chips lojik jenere chalè, ak pi dans lojik la ak pi wo itilizasyon eleman pwosesis yo, se pi gwo chalè a. ...
Enjenyè yo ap chèche fason pou byen gaye chalè ki soti nan modil konplèks.

Mete miltip chips kòt a kòt nan menm pake a ka soulaje pwoblèm tèmik, men kòm konpayi fouye pi lwen nan anpile chip ak anbalaj pi dans pou ogmante pèfòmans ak diminye pouvwa, yo ap goumen ak yon nouvo seri pwoblèm ki gen rapò ak chalè.

Chips anbalaj avanse pa ka sèlman satisfè bezwen segondè-pèfòmans informatique, entèlijans atifisyèl, kwasans dansite pouvwa, elatriye, men pwoblèm yo dissipation chalè nan anbalaj avanse yo te tou vin konplèks. Paske tach cho sou yon sèl chip pral afekte distribisyon chalè chips adjasan yo. Vitès entèkoneksyon ant chips tou pi dousman nan modil pase nan SoCs.

"Avan mond lan te antre nan bagay tankou milti-nwayo, ou te fè fas ak yon chip ki te gen yon pouvwa maksimòm de apeprè 150 Watt pou chak santimèt kare, ki te yon sèl sous chalè pwen," te di John Parry, chèf elektwonik ak semi-conducteurs nan. Siemens Digital Industries lojisyèl. Ou ka gaye chalè nan tout twa direksyon, kidonk, ou ka reyalize kèk dansite pouvwa trè wo. Men, lè ou gen yon chip epi mete yon lòt chip akote li, ak Lè sa a, mete yon lòt chip akote li, yo "Yo chofe youn ak lòt. Sa vle di ou pa ka tolere menm nivo pouvwa pou chak chip, ki fè tèmik la. defi pi difisil."

Sa a se youn nan rezon prensipal pou pwogrè ralanti nan anpile 3D-IC nan mache a. Pandan ke konsèp la fè sans nan yon efikasite pouvwa ak pèspektiv entegrasyon - ak travay byen nan 3D NAND ak HBM - li nan yon istwa diferan lè lojik la enkli. Chips lojik jenere chalè, ak pi dans lojik la ak pi wo itilizasyon eleman pwosesis yo, se pi gwo chalè a.

 

 

01 Chwazi bon pake a

Pou konsèpteur chip, gen anpil opsyon anbalaj. Men, pèfòmans nan entegrasyon chip enpòtan anpil. Eleman tankou Silisyòm, TSV, poto kwiv, elatriye tout gen diferan koyefisyan tèmik ekspansyon (TCE), ki afekte sede asanble ak fyab alontèm.

Si ou louvri epi fèmen nan yon frekans ki pi wo, ou ka kouri nan pwoblèm tèmik monte bisiklèt. Tablo sikwi enprime, voye boul soude, ak Silisyòm tout elaji ak kontra nan diferan pousantaj. Se poutèt sa, li nòmal yo wè echèk tèmik monte bisiklèt nan kwen yo nan pake a, kote voye boul yo soude ka krak. Se konsa, yon moun ta ka mete yon fil tè siplemantè la oswa yon ekipman pou pouvwa siplemantè.

Aktyèlman popilè pake BGA flip-chip la ak CPU ak HBM gen yon zòn apeprè 2500 milimèt kare. Mike McIntyre, direktè jesyon pwodwi lojisyèl nan Onto Innovation di: "Nou wè yon sèl gwo chip potansyèlman vin kat oswa senk ti chips. "Se konsa, ou dwe gen plis I / O pou pèmèt chips sa yo pale youn ak lòt. Se konsa, ou ka asiyen chalè.

Alafen, refwadisman se yon pwoblèm ki ka fè fas ak nan nivo sistèm nan, epi li vini ak yon seri de konpwomi.

An reyalite, kèk aparèy yo tèlman konplèks ke li difisil pou fasil ranplase eleman yo nan lòd yo Customize aparèy sa yo pou yon domèn espesifik aplikasyon. Se poutèt sa anpil pwodwi anbalaj avanse yo itilize pou konpozan ki gen anpil volim oswa pri-elastik, tankou chips sèvè.

02 Pwogrè nan simulation modil chip ak tès

Sepandan, enjenyè yo ap chèche pou nouvo fason yo fè analiz tèmik nan fyab pake anvan modil pake yo fabrike. Pou egzanp, Siemens bay yon egzanp yon modil doub ki baze sou ASIC ki monte yon kouch redistribisyon fanatik (RDL) sou yon substra òganik miltikouch nan yon pake BGA. Li itilize de modèl, youn pou WLP ki baze sou RDL ak lòt la pou BGA sou substrats òganik milti-kouch. Modèl pake sa yo se parametrik, ki gen ladan pil kouch substrate ak BGA anvan enfòmasyon EDA yo prezante, epi pèmèt evalyasyon materyèl bonè ak seleksyon plasman mouri. Apre sa, done EDA yo te enpòte epi, pou chak modèl, kat materyèl yo te bay yon deskripsyon detaye tèmik distribisyon an kwiv nan tout kouch. Simulation final la dissipation chalè (gade Figi 2) konsidere tout materyèl eksepte bouchon an metal, TIM, ak materyèl underfill.

 

  Direktè maketing teknik JCET Eric Ouyang te rejwenn enjenyè JCET ak Meta pou konpare pèfòmans tèmik chips monolitik, modil milti-chip, 2.5D interposers ak chips 3D anpile ak yon sèl ASIC ak de SRAM. Pwosesis konparezon an kenbe anviwònman an sèvè, koule chalè ak chanm vakyòm, ak TIM konstan. Tèmik ki gen bon konprann, 2.5D ak MCM fè pi bon pase bato 3D oswa monolitik. Ouyang ak kòlèg li yo nan JCET te fèt yon matris rezistans ak dyagram anvlòp pouvwa (gade Figi 3) ki ka itilize nan konsepsyon modil bonè pou detèmine nivo pouvwa opinyon diferan chips epi mete junctions anvan simulation tèmik ki pran tan. Kit tanperati a ka konbine seryezman. Jan yo montre nan figi a, yon zòn ki an sekirite mete aksan sou ranje pouvwa a sou chak chip ki satisfè estanda fyab.

Ouyang te eksplike ke pandan pwosesis konsepsyon an, konsèpteur sikwi yo ka gen yon lide sou nivo pouvwa divès chips yo mete nan modil la, men yo ka pa konnen si nivo pouvwa sa yo nan limit fyab. Dyagram sa a detèmine zòn pouvwa sekirite pou jiska twa chip nan yon modil chiplet. Ekip la te devlope yon kalkilatris pouvwa otomatik pou plis chips.

 

03 Quantifier rezistans tèmik

Nou ka konprann ki jan chalè a fèt nan chip Silisyòm, tablo sikwi, lakòl, TIM oswa kouvèti pake, epi sèvi ak metòd estanda diferans tanperati ak fonksyon pouvwa pou swiv valè tanperati ak rezistans.

"Se chemen an tèmik quantifier pa twa valè kle - rezistans nan tèmik soti nan junction nan aparèy nan anviwònman an, rezistans nan tèmik soti nan junction a nan ka a [sou tèt pake a], ak rezistans nan tèmik soti nan junction a nan ka a. tablo sikwi," te di Ouyang JCET a. rezistans tèmik. Li te note ke, nan yon minimòm, kliyan JCET a mande θja, θjc, ak θjb, ke yo Lè sa a, itilize nan konsepsyon sistèm. Yo ka mande pou yon rezistans tèmik bay pa depase yon valè espesifik epi mande pou konsepsyon pake a bay pèfòmans sa a. (Gade JESD51-12 JEDEC a, Gid pou rapòte ak itilize enfòmasyon tèmik pakè pou plis detay).

 

  Simulation tèmik se fason ki pi ekonomik pou eksplore seleksyon ak matche materyèl yo. Pa simulation chip la nan kondisyon travay, anjeneral nou jwenn youn oswa plis tach cho, pou nou ka ajoute kòb kwiv mete nan materyèl la baz anba a tach cho yo fasilite dissipation chalè; oswa chanje materyèl anbalaj la epi ajoute yon koule chalè. Entegratè sistèm lan ka presize ke rezistans tèmik θja, θjc, ak θjb pa dwe depase sèten valè. Nòmalman, tanperati a junction Silisyòm ta dwe kenbe pi ba pase 125 degre.

Apre simulation la fini, faktori anbalaj la fè yon konsepsyon eksperyans (DOE) pou rive nan solisyon anbalaj final la.

04 Chwazi TIM

Nan yon pake, plis pase 90% nan chalè a gaye nan pake a soti nan tèt la nan chip la nan yon koule chalè, anjeneral, anodize aliminyòm ki baze sou najwar vètikal. Yo mete yon materyèl koòdone tèmik (TIM) ki gen gwo konduktiviti tèmik ant chip la ak pake pou ede transfere chalè. Pwochen jenerasyon TIM pou CPU gen ladan alyaj tòl tankou endyòm ak fèblan, osi byen ke fèblan ajan-sintered, ak konduktiviti nan 60W/mK ak 50W/mK respektivman.

Kòm manifaktirè yo tranzisyon SoCs nan pwosesis chiplet, plis TIM ki gen pwopriyete diferan ak epesè yo bezwen.

YoungDo Kweon, ansyen direktè R&D nan Amkor, te di ke pou sistèm gwo dansite, rezistans tèmik TIM ki genyen ant chip la ak pake a gen yon pi gwo enpak sou rezistans tèmik an jeneral nan modil la pake. Tandans pouvwa yo ap ogmante dramatikman, espesyalman pou lojik, kidonk nou konsantre sou kenbe tanperati junction ba pou asire operasyon semi-conducteurs serye. Malgre ke founisè TIM bay valè rezistans tèmik pou materyèl yo, an reyalite, rezistans tèmik soti nan chip nan pake (θjc) afekte pa pwosesis asanble tèt li, ki gen ladan bon jan kalite a lyezon ak zòn kontak ant chip la ak TIM. Li te note ke tès ak zouti aktyèl asanble ak materyèl lyezon nan yon anviwònman kontwole se kritik pou konprann aktyèl pèfòmans tèmik ak chwazi pi bon TIM pou kalifikasyon kliyan.

Diferans yo se yon pwoblèm patikilye. Parry Siemens 'te di, "Itilizasyon materyèl nan anbalaj se yon gwo defi. Nou deja konnen ke pwopriyete yo materyèl nan adezif la oswa lakòl, ak fason materyèl la mouye sifas la, pral afekte rezistans nan tèmik an jeneral prezante pa materyèl la, se sa ki, rezistans nan kontak anpil depann sou fason materyèl la ap koule nan sifas la san yo pa kreye enpèfeksyon ki kreye plis rezistans nan koule nan chalè.

 

05 Fè fas ak pwoblèm chalè yon fason diferan

Chipmakers ap chèche fason pou rezoud pwoblèm chalè dissipation. Randy White, manadjè pwogram solisyon memwa nan Keysight Technologies, te di: "Metòd anbalaj la rete menm jan an, si ou redwi gwosè chip la pa yon ka, li pral pi vit. Ka gen kèk diferans entegrite siyal. Paske nan kle pake ekstèn yo. Fil lyezon an ale nan chip la, ak pi long fil la, pi gwo a enduktans, kidonk gen pati nan pèfòmans elektrik Se konsa, ki jan ou gaye anpil enèji nan yon ti espas ase ki bezwen etidye ."

Sa a te mennen nan envestisman enpòtan nan rechèch lyezon dènye kri, w pèdi konsantre sou lyezon ibrid. Men, lyezon ibrid se chè epi li rete limite a sa sèlman aplikasyon pou kalite processeur pèfòmans segondè, ak TSMC kounye a youn nan konpayi yo sèlman ki ofri teknoloji sa a. Sepandan, kandida yo pou konbine foton sou bato CMOS oswa nitrure galyòm sou Silisyòm yo pwomèt.

06 Konklizyon

Lide inisyal la pou anbalaj avanse se ke li pral travay tankou brik Lego - chips devlope nan diferan nœuds pwosesis yo ka reyini ansanm ak pwoblèm tèmik yo pral soulaje. Men, sa a vini nan yon pri. Soti nan yon pèspektiv pèfòmans ak pouvwa, distans siyal la bezwen vwayaje enpòtan, ak sikui ki toujou sou, oswa ki bezwen rete pasyèlman louvri, ka afekte pèfòmans tèmik. Divize yon chip an plizyè pati pou ogmante sede ak fleksibilite se pa senp jan li sanble. Chak entèkoneksyon nan pake a dwe optimize, ak otspo yo pa limite a yon sèl chip ankò.

Yo ta ka itilize zouti modèl bonè pou eskli diferan konbinezon chips, sa ki bay konsèpteur modil konplèks yon gwo ogmantasyon. Nan epòk sa a nan dansite pouvwa ki toujou ogmante, simulation tèmik ak entwodiksyon nouvo TIM yo ap rete esansyèl.