Rechech sou konsepsyon temik ak analiz temik nan ekipman telecom

 Yo nan lod yo satisfe kondisyon yo nan pousantaj voye segonde ak informatique vit ak kapasite pwosesis, bato yo ak dansite emballage segonde yo lajman itilize nan ekipman kominikasyon pou res. Chip la gen yon dansite koule chale segonde ak yon gwo kantite chale. Si tanperati a two wo akoz dissipation chale pov, li fasil lakoz pwoblem tankou Kod ere, pet pake, aksidan ak menm Chip epresyon ne. Se poutet sa, etidye konsepsyon an temik ak analiz temik nan ekipman kominikasyon se nan siyifikasyon gwo pou amelyore fyab la nan ekipman an. Analiz simulation Temik ki baze sou CFD se yon metod enpotan pou dekouvri risk temik nan etap nan devlopman pwodwi, amelyore konsepsyon pwogram, ak devlopman pwodwi akselere. Premye a tout, papye sa a etid karakteristik sa yo temik nan chip la, PCB, tiyo chale, ak kouch koodone temik ak etabli model ekivalan analiz temik li yo pou pwoblem yo difisil ak kle nan model simulation temik nan analiz la dissipation chale nan bato-wo pouvwa. Yon metod pou detemine rezistans a koule ak rezistans temik karakteristik paramet nan radyate a nan simulation nimerik yo pwopoze, ak yon model senplifye nan volim radyate a damping etabli. Pa konpare rezilta yo kalkil nan model la senplifye ak model la detaye, rationality nan model la senplifye se verifye. Le sa a, ki baze sou Lasys Icepak chale koule lojisyel platfom la, yon analiz simulation temik nan yon chanjman chasi segonde-pouvwa te pote soti. Akoz konpleksite nan chasi a, yon model senplifye nan chak kat pitit fi etabli nan analiz la sistem-nivo temik, ak pwen an opere nan fanatik la ak volim nan le nan chak plas yo jwenn nan analiz la sistem-nivo temik, ak metod amelyore Efe a yerasyon nan sistem nan yo diskite. Sou baz la nan kondisyon yo fwontye nan kat pitit fi a jwenn soti nan analiz la sistem-nivo, yon model detaye nan tablo a sel te etabli pou analiz-nivo temik, ak jaden an koule, distribisyon jaden tanperati nan tablo a sel ak tanperati a Junction nan chak Chip te detemine, ak kantite fins koule chale, Enfliyans nan zel epese ak layout Chip sou dissipation chale nan tablo sel. Dezyemman, tes tanperati a te fet sou pwototip a, ak rezilta yo simulation ak tes yo te konpare. Devyasyon ant simulation la ak eksperyans la te sou 10%, ki verifye simulation la.